Test S+posw0w4-pow4q0+posw4w0-pow0q0001

AArch64 S+posw0w4-pow4q0+posw4w0-pow0q0001
"PosWWw0w4 PodWWw4q0 Rfeq0w4 PosRRw4w0 PodRWw0q0 Wseq0w0"
Cycle=PosWWw0w4 PodWWw4q0 Rfeq0w4 PosRRw4w0 PodRWw0q0 Wseq0w0
Relax=[PosWWw0w4,PodWWw4q0] [PosRRw4w0,PodRWw0q0]
Safe=Wseq0w0 Rfeq0w4
Prefetch=0:x=F,0:y=W,1:y=F,1:x=W
Com=Rf Ws
Orig=PosWWw0w4 PodWWw4q0 Rfeq0w4 PosRRw4w0 PodRWw0q0 Wseq0w0
{
uint64_t y; uint64_t x; uint64_t 1:X5; uint64_t 1:X2; uint64_t 1:X0;

0:X0=0x2020202; 0:X1=x; 0:X2=0x3030303; 0:X3=0x101010101010101; 0:X4=y;
1:X1=y; 1:X3=0x101010101010101; 1:X4=x;
}
 P0             | P1             ;
 STR W0,[X1]    | LDR W0,[X1,#4] ;
 STR W2,[X1,#4] | LDR W2,[X1]    ;
 STR X3,[X4]    | STR X3,[X4]    ;
                | LDR X5,[X4]    ;
Observed
    y=0x101010101010101; x=0x303030301010101; 1:X5=0x303030301010101; 1:X2=0x1010101; 1:X0=0x0;